Clement Jany

La bande de fréquence non-licensée autour de 60 GHz est une alternative prometteuse pour couvrir les besoins en bande passante des futurs systèmes de communication. L'utilisation de modulations complexes (comme OFDM ou 64-QAM) à ces fréquences permet d'atteindre, en utilisant une technologie CMOS standard, des débits de plusieurs gigabits par seconde sur quelques mètres voire quelques dizaines de mètres. Pour atteindre ces performances, la tête d'émission-réception RF (front-end RF) doit être dotée d'une référence de fréquence haute performance. Dans ce travail, une architecture originale est proposée pour générer cette référence de fréquence haute performance. Elle repose sur la multiplication de fréquence d'ordre élevé (plusieurs dizaines) d'un signal de référence basse fréquence (moins de quelques GHz), tout en recopiant les propriétés spectrales du signal basse fréquence. Cette multiplication est réalisée en combinant la production d'un signal multi-harmonique dont la puissance est concentrée autour de la fréquence à synthétiser. L'harmonique d'intérêt est ensuite extraite au moyen d'un filtrage. Ces deux étapes reposent sur l'utilisation d'oscillateurs dans des configurations spécifiques. Ce travail porte à la fois sur la mise en équation et l'étude du fonctionnement de ce système, et sur la conception de circuits dans des technologies CMOS avancées (CMOS 40 nm, BiCMOS 55 nm). Les mesures sur les circuits fabriqués permettent de valider la preuve de concept ainsi que de montrer des performances à l'état de l'art. L'étude du fonctionnement de ce système a conduit à la découverte d'une forme particulière de synchronisation des oscillateurs ainsi qu'à l'expression de solutions approchées de l'équation de Van der Pol dans deux cas pratiques particuliers. Les perspectives de ce travail sont notamment l'intégration de cette synthèse innovante dans un émetteur-récepteur complet.

Increased capabilities, such as recognition and self-adaptability, are now required from Internet-of-Things (IoT) applications. While IoT node power consumption is a major concern for these applications, cloud-based processing is becoming unsustainable due to continuous sensor or image data transmission over the wireless network. Thus, optimized ML capabilities and data transfers should be integrated into the IoT node. Moreover, IoT applications are torn between sporadic data-logging and energy-hungry data processing (e.g., image classification). Thus, the versatility of the node is key in addressing this wide diversity of energy and processing needs. This article presents SamurAI, a versatile IoT node bridging this gap in processing and energy by leveraging two on-chip sub-systems: a low-power, clock-less, event-driven always-responsive (AR) part and an energy-efficient on-demand (OD) part. AR contains a 1.7-MOPS event-driven, asynchronous Wake-up Controller (WuC) with a 207-ns wake-up time optimized for sporadic computing, while OD combines a deep-sleep RISC-V CPU and 1.3-TOPS/W machine learning (ML) for more complex tasks up to 36 GOPS. This architecture partitioning achieves the best-in-class versatility metrics, such as peak performance to idle power ratio. On an applicative classification scenario, it demonstrates system power gains, up to $3.5\times $ , compared to cloud-based processing, and, thus, extended battery lifetime.

This work focusses on the modeling of the Phase Noise (PhN) through the building blocks of a high-order-N frequency multiplication circuit that uses Pulsed injection Locking Oscillator (P-OSC). The proposed analytical expressions allow predicting the transformation of PhN through different blocks of the frequency multiplier. To cope with the inherent nonlinear characteristics of frequency multiplication circuits, simplified nonlinear equivalent circuits (NEC) are used to loosen the time and memory constraints of the numerical simulations. The analytical results show good agreements with Harmonic Balance simulations of NEC. This work helps determining the circuit key parameters controlling Phase Noise and output integrated RMS Jitter for optimization purposes.

A new concept based on the injection of a periodically repeated oscillations train into an oscillator is presented. It is based on a phenomenon named pseudo-locking, leading to a novel programmable harmonic selection technique. Theoretical description of the concept is presented, in particular an analytical condition is carried out, paving the way of design rules. For a proof of concept, an oscillator fabricated on a 40 nm CMOS technology was measured. The concept was validated by measured phase noise equivalent to classical fundamental injection locking phase noise performance.